모두가 2나노에 도착했다 — 그런데 길이 갈렸다

2026년 7월 · 반도체 — AI·반도체·광학계측

모두가 2나노에 도착했다 — 그런데 길이 갈렸다

TSMC N2 양산 · 삼성 SF2 · 인텔 18A가 나란히 2나노에 올라섰지만, High-NA EUV와 후면전력을 놓고 세 회사의 전략이 갈라지기 시작했다

오늘의 한 줄 — 2나노는 이제 '누가 만드느냐'가 아니라 '어떻게 만드느냐'의 싸움입니다. 트랜지스터 구조(GAA)는 3사가 같은 지점에 도착했고, 진짜 분기점은 High-NA EUV를 지금 들이느냐와 전력을 웨이퍼 뒷면으로 돌리느냐로 옮겨갔습니다.

① 2나노 양산이 시작됐다 — 숫자로 본 실제 온도

TSMC의 N2(2나노급)는 2025년 4분기 대량양산(HVM)에 들어갔고, 7월 16일 발표한 2026년 2분기 실적에서 처음으로 별도 매출 항목으로 공개됐습니다 — 웨이퍼 매출의 약 3%. 신규 노드가 첫 정식 집계에서 3%를 찍은 것은 3nm보다 빠른 채택 속도입니다. N2는 TSMC의 첫 GAA(게이트 올 어라운드, 나노시트) 노드로, 회사 공식 수치는 직전 세대(N3E) 대비 동일 전력에서 속도 약 10~15%↑, 또는 동일 성능에서 전력 약 25~30%↓, 밀도 약 1.15배입니다. 초기 수율은 약 70% 수준으로 보도됐고, 개선판 N2P는 80% 목표입니다. TSMC는 연내 월 14만 장까지 캐파를 늘려 N2 매출이 3nm를 넘어설 것으로 보지만, 램프 비용 탓에 2026년 총이익률은 2~3%p 하락할 것으로 안내했습니다. 상징적인 장면은 5월 21일 — AMD가 6세대 EPYC '베니스'를 2나노로 첫 양산 램프하며, 스마트폰이 아니라 서버 CPU가 2나노를 선도하는 신호를 냈습니다.

📎 Tom's Hardware — TSMC 첫 GAA 양산·ISO 전력 15% · XenoSpectrum — N2 매출 3%·테이프아웃 · BigGo — 월 14만 장·3nm 추월 전망

② 삼각 경쟁 — 다 왔지만, 격차는 더 벌어졌다

노드 이름은 나란해졌어도 시장은 냉정합니다. 1분기 기준(가장 최근 집계) 파운드리 점유율은 TSMC 72.3%(전분기 70.4%에서 상승), 삼성 6.5%(하락)로, TSMC 파운드리 매출이 삼성의 약 11배까지 벌어졌습니다. 삼성 SF2는 2025년 중 먼저 양산에 들어갔지만 1세대 수율이 50~60%대에서 고전했고, 개선판 SF2P가 70%를 넘겼다는 보도가 나왔습니다(3nm GAA에서 4년간 쌓은 데이터가 밑거름). 이후 SF2X(HPC)·SF2A(차량)·SF2Z(후면전력)로 로드맵을 넓히는 중입니다. 인텔 18A는 GAA(RibbonFET)와 후면전력(PowerVia)을 동시에 적용한 유일한 양산 노드로, Panther Lake 노트북 칩을 여기서 뽑습니다 — 다만 인텔 스스로 "월드클래스 수율은 2027년"이라고 인정합니다. 정리하면, 기술 노드는 3사가 2나노에 도착했지만 '대량으로 잘 뽑는 능력'은 여전히 TSMC 쪽으로 크게 기울어 있습니다.

그림1. 2나노급 3사 기술 스택 비교 — 양산 시점·트랜지스터·후면전력·High-NA (본인 작성, 보도 종합)

📎 Mobile World Live — TSMC 점유율 확대 · FinancialContent — 삼성 SF2P 70% 수율 · CyberRaiden — N2·18A·SF2 비교

③ 갈림길 — High-NA EUV를 둘러싼 분기

여기까지 3사는 대체로 같은 길을 걸어왔지만, 다음 리소그래피에서 갈라집니다. 인텔은 7월, ASML 실적 발표와 함께 High-NA EUV로 만든 첫 로직 칩 양산을 알렸습니다 — 첫 연구기와 첫 양산기를 모두 가장 먼저 들인 유일한 기업입니다. 반면 TSMC는 2029년까지 어떤 노드에도 High-NA를 쓰지 않겠다는 방침입니다. 대당 약 4억 달러에 이르는 비용이 아직 수지에 맞지 않는다는 판단으로, 기존 0.33NA EUV의 멀티패터닝으로 A16까지 밀고 갑니다. 삼성은 장비 구매계약은 맺었지만 실제 도입은 ~2027년으로 실용적 연기, SK하이닉스는 적극적이어서 인텔·SK하이닉스의 첫 High-NA 기반 제품이 2026년 나올 전망입니다. High-NA(0.55NA)는 한 번의 노광으로 더 미세한 패턴을 그려 멀티패터닝 횟수와 마스크 수를 줄여주지만, 노광 필드가 절반으로 줄어 필드를 이어붙이는(스티칭) 부담과 막대한 장비·공간 비용이 따릅니다. "지금 사서 배우자"(인텔)와 "성숙하면 사자"(TSMC)의 베팅이 정면으로 갈린 셈입니다.

그림2. High-NA EUV 도입 분기 — 인텔·SK하이닉스는 2026년, 삼성은 ~2027년, TSMC는 2029년까지 미도입 (본인 작성)

📎 TechTimes — 인텔 첫 High-NA 로직 칩 · TrendForce — TSMC 비용 기반 연기 · AnySilicon — TSMC 2029까지 미도입

④ 다음 전장은 '후면'이다 — 그리고 계측의 새 숙제

트랜지스터 구조(GAA)는 도착점이 아니라 통과점입니다. 다음 차별화 지점은 후면전력(BSPDN) — 신호 배선은 앞면에 두고 전력 배선을 웨이퍼 뒷면으로 옮기는 방식입니다. TSMC는 A16(1.6nm)을 Super Power Rail(SPR)로 2026년 하반기 양산하는데, 전력을 트랜지스터의 소스/드레인에 직접 연결하는, 인텔 PowerVia(나노 관통 비아 nTSV 경유)보다 더 공격적이고 복잡한 설계입니다. 이득은 분명합니다 — 전원 배선이 신호와 분리되면서 IR 드롭(전압 강하)이 크게 줄고 라우팅 여유가 생깁니다. 대가도 분명합니다 — 웨이퍼를 뒤집어 수 마이크로미터로 얇게 갈고 뒷면에 배선을 새로 깔아야 하므로, 새로운 공정·열 관리·계측 난제가 따라옵니다. 특히 발열 핫스팟이 이제 배선 밑에 깔리면서 방열 설계를 다시 짜야 합니다.

📎 TrendForce — TSMC A16 후면전력 양산 · Semiconductor Engineering — BSPDN 장비·방열 장벽 · SemiAnalysis — GAA+후면전력 경쟁

계측하는 사람의 관점 — 2나노는 조용히 계측의 지옥문을 엽니다. GAA 나노시트는 채널이 여러 겹으로 쌓여 매몰돼 있어, 각 시트의 두께·CD·간격을 위에서 내려다보는 CD-SEM으로는 볼 수 없습니다 → 스캐터로메트리(OCD)·X선 소각산란(CD-SAXS) 같은 모델 기반 광학·산란 계측의 무게가 급격히 커집니다. 후면전력은 정렬의 지옥입니다. 앞면에서 만든 소자와 뒷면 파워레일을 나노미터급으로 맞춰야 하므로 웨이퍼 관통 정렬·후면 오버레이라는 완전히 새로운 측정 항목이 생깁니다. TSMC의 SPR처럼 소스/드레인에 직결하면 허용오차는 더 빡빡해지고요. High-NA는 여기에 스티칭(필드 이어붙이기) 정확도라는 또 하나의 오버레이 항목을 얹습니다. 공통 원리는 하나입니다 — 스펙이 좁아질수록 측정불확도가 공정 윈도우에서 차지하는 몫이 커진다. 스펙의 1/4 이하로 불확도를 묶지 못하면, 멀쩡한 칩을 버리고 불량을 통과시키는 오판정이 수율을 갉아먹습니다. 노드 경쟁의 승부는 결국 트랜지스터를 만드는 능력만큼이나, 제대로 만들어졌는지를 얼마나 확실히 재느냐에서 갈립니다.

편집 원칙
수치·주장은 원문 링크에서 확인 가능. 도표는 직접 작성했으며, 논문 figure·언론 사진은 저작권상 옮기지 않고 원문 링크로 대신합니다. 수율·점유율·로드맵·시장 전망은 보도·기관 추정치라 실제와 다를 수 있으며, 수치·전망은 투자 판단의 근거가 아닙니다.

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